Proprietà del prodotto:
GENERE | DESCRIVERE |
categoria | Circuito integrato (IC) Incorporato Sistema su chip (SoC) |
produttore | AMD Xilinx |
serie | Zynq®-7000 |
pacchetto | vassoio |
Stato del prodotto | In vendita |
struttura | MCU, FPGA |
Processore centrale | Dual-core ARM® Cortex®-A9 MPCore™ con CoreSight™ |
Dimensioni della memoria flash | - |
Dimensione RAM | 256KB |
unità periferica | DMA |
Capacità di connessione | CANbus, EBI/EMI, Ethernet, IC, MMC/SD/SDIO, SPI, UART/USART, USB OTG |
velocità | 667MHz |
Attributi principali | Artix™-7 FPGA, unità logica 85K |
Temperatura di lavoro | -40°C ~ 100°C(TJ) |
Pacchetto/alloggio | 484-LFBGA,CSPBGA |
Pacchetto dispositivo fornitore | 484-CSPBGA(19x19) |
numero I/O | 130 |
Numero del prodotto di base | XC7Z020 |
Ambiente e classificazione delle esportazioni:
ATTRIBUTO | DESCRIVERE |
Stato RoHS | Rispettare la specifica ROHS3 |
Livello di sensibilità all'umidità (MSL) | 3(168 ore) |
Stato REACH | Prodotti non REACH |
ECCN | 3A991D |
HTSUS | 8542.39.0001 |
Zynq-7000 SoC Architettura di prima generazione:
La famiglia Zynq®-7000 si basa sull'architettura SoC Xilinx.Questi prodotti integrano un sistema di elaborazione (PS) basato su ARM® Cortex™-A9 dual-core o single-core ricco di funzionalità e una logica programmabile (PL) Xilinx a 28 nm in un unico dispositivo.Le CPU ARM Cortex-A9 sono il cuore del PS e includono anche memoria su chip, interfacce di memoria esterna e un ricco set di interfacce di connettività periferica.Sistema di elaborazione (PS) Unità processore applicativo (APU) basato su ARM Cortex-A9 • 2,5 DMIPS/MHz per CPU • Frequenza CPU: fino a 1 GHz • Supporto multiprocessore coerente • Architettura ARMv7-A • Sicurezza TrustZone® • Istruzione Thumb®-2 set • Architettura dell'ambiente di esecuzione Jazelle® RCT • Motore di elaborazione multimediale NEON™ • Unità a virgola mobile vettoriale (VFPU) a precisione singola e doppia • CoreSight™ e Macrocella di traccia del programma (PTM) • Timer e interruzioni • Tre timer watchdog • Un timer globale • Due contatori triple-timer Cache • Cache dati e istruzioni set-associative a 4 vie di livello 1 da 32 KB (indipendenti per ogni CPU) • Cache set-associative di livello 2 a 8 vie da 512 KB (condivisa tra le CPU) • Supporto della parità di byte Memoria su chip • ROM di avvio su chip • 256 KB di RAM su chip (OCM) • Supporto per parità di byte Interfacce di memoria esterna • Controller di memoria dinamico multiprotocollo • Interfacce a 16 bit o 32 bit per DDR3, DDR3L, DDR2 o Memorie LPDDR2 • Supporto ECC in modalità a 16 bit • 1 GB di spazio indirizzi utilizzando single rank di memorie a 8, 16 o 32 bit • Interfacce di memoria statica • Bus dati SRAM a 8 bit con supporto fino a 64 MB • Supporto flash NOR parallelo • Supporto flash NAND ONFI1.0 (ECC a 1 bit ) • SPI a 1 bit, SPI a 2 bit, SPI a 4 bit (quad-SPI) o due controller NOR flash seriali quad-SPI (8 bit) a 8 canali • Da memoria a memoria, da memoria a -supporto per periferiche, periferica-memoria e scatter-gather Periferiche e interfacce I/O • Due periferiche MAC Ethernet 10/100/1000 a tre velocità con supporto IEEE Std 802.3 e IEEE Std 1588 revisione 2.0 • DMA scatter-gather capacità • Riconoscimento della 1588 rev.2 frame PTP • Interfacce GMII, RGMII e SGMII • Due periferiche USB 2.0 OTG, ognuna delle quali supporta fino a 12 endpoint • Core IP del dispositivo conforme a USB 2.0 • Supporta dispositivi in movimento, ad alta velocità, a piena velocità e a basso modalità di velocità • Host USB conforme a Intel EHCI • Interfaccia PHY esterna ULPI a 8 bit • Due interfacce bus CAN completamente conformi a CAN 2.0B • Conforme agli standard CAN 2.0-A e CAN 2.0-B e ISO 118981-1 • Interfaccia PHY esterna • Due SD Controller conformi a /SDIO 2.0/MMC3.31 • Due porte SPI full duplex con tre chip select periferici • Due UART ad alta velocità (fino a 1 Mb/s) • Due interfacce I2C master e slave • GPIO con quattro banchi a 32 bit , di cui fino a 54 bit utilizzabili con PS I/O (un banco di 32b e un banco di 22b) e fino a 64 bit (fino a due banchi di 32b) collegati alla Logica Programmabile • Fino a 54 flessibili I/O multiplex (MIO) per l'assegnazione dei pin delle periferiche Interconnessione • Connettività a larghezza di banda elevata all'interno di PS e tra PS e PL • Basato su ARM AMBA® AXI • Supporto QoS su criticil master per latenza e banda.